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Posts Tagged ‘数字钟’
七月 24 2011
xilinx_virtex_5_fpga

我在上午给之前的数字钟添加了设定时间的功能(基于Virtex 5的数字钟(Verilog)),具体是:开发板上有8个拨动开关,其中第一个已用来作为复位信号使用,所以剩下7个开关。因为时钟显示为8位(加上两个冒号),所以利用7个中的3个开关来选择设定哪一位,然后最后4个正好可以用于设定具体的值。 3个选择...

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七月 24 2011
xilinx_virtex_5_fpga

昨晚上我在GENESYS Virtex 5系FPGA开发板(Genesys Virtex®-5 FPGA 开发套件)上实现了数字钟,不过仅有时钟功能,现在不能设定时间,只能在reset后从“00:00:00”开始跑。 下面是Project里的1个文件的代码,更多文件(整个Project,于Xilinx ISE 12.3 Platform)可下载:

time_occur.v: 550e1fd31aec2984e786022c226244a800...

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