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Posts Tagged ‘Verilog’
七月 24 2011
xilinx_virtex_5_fpga

我在上午给之前的数字钟添加了设定时间的功能(基于Virtex 5的数字钟(Verilog)),具体是:开发板上有8个拨动开关,其中第一个已用来作为复位信号使用,所以剩下7个开关。因为时钟显示为8位(加上两个冒号),所以利用7个中的3个开关来选择设定哪一位,然后最后4个正好可以用于设定具体的值。 3个选择...

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七月 24 2011
xilinx_virtex_5_fpga

昨晚上我在GENESYS Virtex 5系FPGA开发板(Genesys Virtex®-5 FPGA 开发套件)上实现了数字钟,不过仅有时钟功能,现在不能设定时间,只能在reset后从“00:00:00”开始跑。 下面是Project里的1个文件的代码,更多文件(整个Project,于Xilinx ISE 12.3 Platform)可下载:

time_occur.v: 8b6d2be63d35687af833995ac3b6861700...

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七月 24 2011

用Xilinx ISE综合工程的时候,如果出现如下警告: WARNING:Xst:737 – Found 1-bit latch for signal <signal>. Latches may be generated from incomplete case or if statements. We do not recommend the use of latches in FPGA/CPLD designs, as they may lead to timing problems. 其大意是说生成了锁存器,而不推荐在FPGA/CPLD中使用锁存器。警告中也指出了是...

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七月 14 2011

1、网络类型的变量不能储存值,而且它必须受到驱动器(例如门或连续赋值语句,assign)的驱动。如果没有驱动器连接到网络类型的变量上,则该变量就是高阻的,即其值为z。常用的网络数据类型包括wire型和tri型。这两种变量都是用于连接器件单元,它们具有相同的语法格式和功能。 2、Verilog程序模块中...

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七月 13 2011

1、逻辑综合:将RTL的HDL代码映射到具体工艺上加以实现,产生门级网表; 2、门级网表:使用门电路以及门电路之间的连接; 3、SOC:SOC(System on Chips)是采用深亚微米工艺的电路,其中包含一个或多个微处理器内核,至少10万门的用户门以及相当容量的存储器,同时在芯片上出现CPU、DSP、数字电路、模拟电...

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十一月 6 2010
仿真波形

8路选择器是数字电路里一个非常简单的电路了,功能是通过一个地址端对8路输入进行选择输出,输出其中的 1 路。下面的实现中每路输入数据与输出数据均为4位2进制数,当选择开关或输入数据发生变化时,输出数据也相应地变化。 (更多…)

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Quartus 编译错误

下面是一个十进制计数器的Verilog代码,它不包含测试向量,因为我已经在ModelSim里写了测试向量仿真,结果是正确的,所以它是一段可综合的代码,拿到Quartus II下编译的时候出现错误,说是“Error: Top-level design entity “count” is undefined”。 我拿这个错误提示 GG 了一下,发现有不少人遇到了这个问题...

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