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Posts Tagged ‘Xilinx’
五月 16 2012
错误提示

最近在跑Genesys vertex 5开发板的一个Audio工程的时候出现这个错误,具体是在生成bit文件的时候,错误提示如下: ERROR: 1 constraint not met. PAR could not meet all timing constraints. A bitstream will not be generated. To disable the PAR timing check: 1> Disable the “Treat timing closure failure as error” option from the Project Options dialog in ...

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七月 26 2011
xilinx_error_2035

在Project里对时钟多次分频多处使用时,综合可能出现如下错误: ERROR:Xst:2035 – Port has illegal connections. This port is connected to an input buffer and other components. 编写代码时,这种编码方式是不被推崇的,在一个Project里面,最好不要出现多个时钟,这样可能导致系统的不稳定。其实很多时候,我们是可以用使能...

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七月 24 2011
xilinx_virtex_5_fpga

我在上午给之前的数字钟添加了设定时间的功能(基于Virtex 5的数字钟(Verilog)),具体是:开发板上有8个拨动开关,其中第一个已用来作为复位信号使用,所以剩下7个开关。因为时钟显示为8位(加上两个冒号),所以利用7个中的3个开关来选择设定哪一位,然后最后4个正好可以用于设定具体的值。 3个选择...

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七月 24 2011

用Xilinx ISE综合工程的时候,如果出现如下警告: WARNING:Xst:737 – Found 1-bit latch for signal <signal>. Latches may be generated from incomplete case or if statements. We do not recommend the use of latches in FPGA/CPLD designs, as they may lead to timing problems. 其大意是说生成了锁存器,而不推荐在FPGA/CPLD中使用锁存器。警告中也指出了是...

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Xilinx_License

Xilinx ISE Design Suite 设计套件是面向 Virtex  和 Spartan  FPGA 系列并针对生产力精心优化的工具套件,在降低功耗与成本方面取得了突破性进展。作为业界唯一一款特定领域的设计套件,赛灵思最新版本的发布, 是这一行业屡获殊荣的软件不断发展和演进的又一重要一步,它将进一步提高设计生产力和系统性...

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Xilinx_设置环境变量

我安装好Xilinx ISE Design Suit 12.3后,ISE可以正常打开,但是Xilinx Platform Studio却无法打开,弹出的DOS窗口提示说——“Environment variable XILINX is not set – A compatible version of ISE tools must be installed and setup for EDK to run.”,很显然是因为没有设置环境变量的缘故,添加2条环境就可以了。 设置环境变量: 1、桌面...

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